Reka bentuk cip adalah salah satu keutamaan pembangunan setiap negara, dan mengembangkan industri reka bentuk cip China akan membantu mengurangkan pergantungan negara saya kepada kerepek asing. Dalam artikel sebelumnya, editor pernah memperkenalkan aliran reka bentuk cip maju dan mundur dan prospek reka bentuk cip. Dalam artikel ini, editor akan memperkenalkan kepada anda bab reka bentuk cip yang sebenarnya-pengoptimuman dan realisasi penggunaan kuasa pokok jam dalam reka bentuk cip RFID.
Gambaran Keseluruhan 1
UHF RFID adalah cip tag pengenalan frekuensi radio UHF. Cip menggunakan mod bekalan kuasa pasif: setelah menerima tenaga pembawa, unit front-RF RF menghasilkan isyarat kuasa Vdd untuk membekalkan keseluruhan cip berfungsi. Oleh kerana keterbatasan sistem bekalan kuasa, cip tidak dapat menghasilkan pemacu arus yang besar, jadi reka bentuk daya rendah telah menjadi penembusan utama dalam proses pengembangan cip. Untuk menjadikan bahagian litar digital menghasilkan penggunaan kuasa sesedikit mungkin, dalam proses reka bentuk litar logik digital, selain mempermudah struktur sistem (fungsi mudah, hanya mengandungi modul pengekodan, modul penyahkodan, modul penjanaan nombor rawak, jam , tetapkan semula modul, unit kawalan memori serta modul kawalan keseluruhan), reka bentuk litar tak segerak diguna pakai dalam reka bentuk beberapa litar. Dalam proses ini, kami melihat bahawa kerana pokok jam menggunakan sebahagian besar penggunaan kuasa logik digital (kira-kira 30% atau lebih), pengurangan penggunaan kuasa jam juga menjadi pengurangan penggunaan kuasa logik digital dan kekuatan keseluruhan cip tag. Langkah penting untuk dimakan.
2 Komposisi dan kaedah kuasa cip untuk mengurangkan penggunaan tenaga
2.1 Komposisi penggunaan tenaga
Rajah 1 Komposisi penggunaan kuasa cip
Penggunaan tenaga dinamik terutamanya merangkumi penggunaan kuasa litar pintas dan penggunaan daya lentur, yang merupakan komponen utama penggunaan kuasa reka bentuk ini. Penggunaan kuasa litar pintas adalah penggunaan kuasa dalaman, yang disebabkan oleh litar pintas sesaat yang disebabkan oleh tiub P dan tiub N dihidupkan pada saat tertentu dalam peranti. Penggunaan tenaga pusing ganti disebabkan oleh pengisian dan pemuatan kapasitansi beban pada output peranti CMOS. Penggunaan kuasa kebocoran terutamanya merangkumi penggunaan kuasa yang disebabkan oleh kebocoran subthreshold dan kebocoran pintu.
Hari ini, dua sumber penggunaan kuasa terpenting adalah: penukaran kapasitansi dan kebocoran subthreshold.
2.2 Kaedah utama untuk mengurangkan penggunaan tenaga
Rajah 2 Kaedah utama untuk mengurangkan penggunaan kuasa cip
2.2.1 Mengurangkan voltan bekalan kuasa Vdd
Pulau Voltan: Modul yang berbeza menggunakan voltan bekalan kuasa yang berbeza.
Penskalaan Voltan peringkat MulTI: Terdapat banyak sumber voltan dalam modul yang sama. Tukar antara sumber voltan ini mengikut aplikasi yang berbeza.
Penskalaan Frekuensi Voltan Dinamik: Versi "pelarasan voltan pelbagai peringkat" yang dinaik taraf, yang secara dinamik menyesuaikan voltan mengikut frekuensi kerja setiap modul.
AdapTIve Voltage Scaling: Versi DVFS yang ditingkatkan yang menggunakan litar maklum balas yang dapat memantau tingkah laku litar untuk menyesuaikan voltan secara adaptif.
Litar sub-ambang (reka bentuknya lebih sukar, dan tetap dalam skop penyelidikan akademik)
2.2.2 Mengurangkan frekuensi f dan kadar pusing ganti A
Pengoptimuman kod (mengekstrak faktor umum, penggunaan semula sumber daya, isolaTIO operan, kerja bersiri untuk mengurangkan penggunaan daya puncak, dll.)
Jam berpagar
Strategi berbilang jam
2.2.3 Mengurangkan kapasitansi beban (CL) dan ukuran transistor (Wmos)
Kurangkan unit berurutan
Kawasan cip dan pengurangan skala
Peningkatan proses
2.2.4 Mengurangkan kebocoran arus Ileak
Mengawal voltan ambang (Threshold Voltage) (voltan ambang ↑ arus kebocoran ↓ jika menggunakan MTCMOS, VTCMOS, DTCMOS)
Kawal voltan pintu (Voltan Gerbang) (dengan mengawal voltan sumber gerbang untuk mengawal arus kebocoran)
Transistor Stack (sambungkan transistor berlebihan dalam siri, tingkatkan rintangan untuk mengurangkan arus kebocoran)
Bekalan kuasa berpagar (Power gaTIng atau PSO) (apabila modul tidak berfungsi, matikan kuasa untuk mengurangkan arus kebocoran secara berkesan)
3 Pengoptimuman penggunaan kuasa jam jam dalam cip RFID
Semasa cip berfungsi, sebahagian besar penggunaan kuasa disebabkan oleh pergantian rangkaian jam. Sekiranya rangkaian jam besar, kehilangan kuasa yang disebabkan oleh bahagian ini akan sangat besar. Di antara banyak teknologi kuasa rendah, jam berpagar mempunyai kesan pengekangan terkuat pada penggunaan kuasa balik dan penggunaan kuasa dalaman. Dalam reka bentuk ini, gabungan teknologi jam berpagar multi-level dan strategi pengoptimuman pohon jam khas menjimatkan sebahagian besar penggunaan tenaga. Projek ini menggunakan pelbagai strategi pengoptimuman untuk penggunaan tenaga dalam reka bentuk logik, dan mencuba beberapa kaedah dalam reka bentuk sintesis dan fizikal belakang. Melalui beberapa pengoptimuman daya dan lelaran di hujung depan dan belakang, reka bentuk kod logik dan penggunaan kuasa minimum didapati pendekatan Bersepadu.
4.1 Menambah gerbang jam secara manual di pentas RTL
Rajah 3 Gambarajah skematik jam berpagar
modul data_reg (En, Data, clk, out)
masukan En, clk;
input [7: 0] Data;
keluaran [7: 0] keluar;
selalu @ (posedge clk)
jika (En) keluar = Data;
endmodule
Tujuan tahap ini adalah dua kali ganda: Yang pertama adalah menambahkan unit jam berpagar untuk mengawal kadar perolehan dan mengurangkan penggunaan kuasa dinamik dengan lebih munasabah mengikut kebolehpercayaan pergantian jam setiap modul. Yang kedua adalah menghasilkan rangkaian jam dengan struktur seimbang sebanyak mungkin. Ia dapat dijamin bahawa beberapa penyangga jam dapat ditambahkan dalam tahap sintesis pohon jam belakang untuk mengurangkan penggunaan tenaga. Unit ICG (Integrated Gating) di perpustakaan sel pengecoran boleh digunakan secara langsung dalam reka bentuk kod sebenar.
4.2 Alat dalam fasa sintesis dimasukkan ke gerbang bersepadu
Gambar 4 Sisipan jam berpagar semasa sintesis logik
# Tetapkan pilihan pagar jam, lalai max_fanout tidak terhad
set_clock_gating_style-berikutnya_cell selak \
-positif_edge_logic {bersepadu} \
-control_point sebelum \
-kontrol_signal scan_enable
# Buat pohon jam yang lebih seimbang dengan memasukkan ICG "selalu diaktifkan"
tetapkan power_cg_all_registers true
tetapkan power_remove_redundant_clock_gates true
read_db design.gtech.db
bahagian atas_desain semasa
pautan
reka bentuk sumber.cstr.tcl
#Masukkan gating jam
masukkan_clock_gating
menyusun
#Membuat laporan mengenai pintu gerbang dimasukkan
report_clock_gating
Tujuan tahap ini adalah untuk menggunakan alat terpadu (DC) untuk memasukkan unit berpagar secara automatik untuk mengurangi penggunaan daya.
Perlu diperhatikan bahawa tetapan parameter untuk memasukkan ICG, seperti fanout maksimum (semakin besar fanout, semakin banyak penjimatan daya, semakin seimbang fanout, semakin kecil miring, bergantung pada desain, seperti yang ditunjukkan pada gambar), dan tetapan parameter minimum_bitwidth Selain itu, perlu memasukkan ICG yang biasanya terbuka untuk struktur kawalan gerbang yang lebih kompleks agar struktur rangkaian jam lebih seimbang.
4.3 Mengoptimumkan penggunaan kuasa pada peringkat sintesis pokok jam
Rajah 5 Perbandingan struktur pokok dua jam (a): jenis kedalaman pelbagai peringkat; (b): jenis rata beberapa tingkat
Mula-mula memperkenalkan pengaruh parameter komprehensif pokok jam pada struktur pokok jam:
Skew: Jam miring, matlamat keseluruhan pokok jam.
Kelewatan penyisipan (Latensi): Kelewatan total jalan jam, digunakan untuk membatasi peningkatan jumlah tahap pohon jam.
Max taranstion: Masa penukaran maksimum menghadkan bilangan buffer yang dapat didorong oleh buffer level pertama.
Max Capacitance Max Fanout: Kapasitansi beban maksimum dan fanout maksimum menghadkan bilangan buffer yang dapat didorong oleh buffer tahap pertama.
Matlamat akhir sintesis pokok jam dalam reka bentuk umum adalah untuk mengurangkan kecenderungan jam. Meningkatkan bilangan tahap dan mengurangkan setiap tahap fanout akan melaburkan lebih banyak penyangga dan lebih tepat mengimbangi kependaman setiap jalur jam untuk mendapatkan kecenderungan yang lebih kecil. Tetapi untuk reka bentuk kuasa rendah, terutamanya apabila frekuensi jam rendah, keperluan waktu tidak terlalu tinggi, jadi diharapkan skala pohon jam dapat dikurangkan untuk mengurangi penggunaan daya beralih dinamik yang disebabkan oleh pohon jam. Seperti yang ditunjukkan dalam gambar, dengan mengurangi jumlah level pohon jam dan meningkatkan fanout, ukuran pohon jam dapat dikurangkan secara efektif. Namun, kerana pengurangan jumlah penyangga, pohon jam dengan jumlah tahap yang lebih kecil daripada pohon jam multi-level Hanya kira-kira keseimbangan latensi setiap jalur jam, dan dapatkan lekukan yang lebih besar. Ini dapat dilihat bahawa dengan tujuan mengurangkan skala pohon jam, sintesis pohon jam kuasa rendah adalah dengan perbelanjaan untuk meningkatkan kecenderungan tertentu.
Khusus untuk cip RFID ini, kami menggunakan proses TSMC 0.18um CMOS LOGIC / MS / RF, dan frekuensi jam hanya 1.92M, yang sangat rendah. Pada masa ini, apabila jam digunakan untuk sintesis pohon jam, jam rendah digunakan untuk mengurangkan skala pohon jam. Sintesis pokok jam penggunaan tenaga terutamanya menetapkan batasan skew, latency dan transiton. Oleh kerana menyekat fanout akan meningkatkan jumlah aras jam dan meningkatkan penggunaan kuasa, nilai ini tidak ditetapkan. Nilai lalai di perpustakaan. Dalam praktiknya, kami telah menggunakan 9 batasan pokok jam yang berbeza, dan kekangan dan hasil yang komprehensif ditunjukkan dalam Jadual 1.
Kesimpulan 5
Seperti yang ditunjukkan dalam Jadual 1, tren umum adalah semakin besar target yang miring, semakin kecil ukuran pohon jam akhir, semakin kecil jumlah penyangga pohon jam, dan semakin kecil penggunaan daya dinamis dan statik yang sesuai. Ini akan menyelamatkan pokok jam. Tujuan penggunaan. Hal ini dapat dilihat bahawa apabila target miring lebih besar dari 10ns, penggunaan daya pada dasarnya tidak berubah, tetapi nilai miring yang besar akan menyebabkan kemerosotan waktu penahan dan meningkatkan jumlah penyangga yang disisipkan ketika memperbaiki waktu, jadi kompromi harus dibuat. Dari carta Strategi 5 dan Strategi 6 adalah penyelesaian yang disukai. Selain itu, ketika pengaturan skew optimum dipilih, Anda juga dapat melihat bahawa semakin besar nilai peralihan Max, semakin rendah penggunaan daya akhir. Ini dapat difahami kerana semakin lama masa peralihan isyarat jam, semakin kecil tenaga yang diperlukan. Selain itu, pengaturan batasan latensi dapat diperbesar sebanyak mungkin, dan nilainya tidak banyak mempengaruhi hasil penggunaan daya akhir.
produk kami yang lain:
